Otwarty dostęp

Vedic Mathematics Based 32-Bit Multiplier Design for High Speed Low Power Processors

P. Saha

P. Saha

Bengal Engineering and Science UniversityShibpur, India
Wyszukaj tego autora
Sciendo|Google Scholar
Saha, P.
, 
A. Banerjee

A. Banerjee

Dept. of ECE, JIS College of EngineeringKalyani, India
Wyszukaj tego autora
Sciendo|Google Scholar
Banerjee, A.
, 
A. Dandapat

A. Dandapat

Department of ETCE. Jadavpur UniversityIndia
Wyszukaj tego autora
Sciendo|Google Scholar
Dandapat, A.
 oraz 
P. Bhattacharyya

P. Bhattacharyya

Bengal Engineering and Science UniversityShibpur, India
Wyszukaj tego autora
Sciendo|Google Scholar
Bhattacharyya, P.
  
01 cze 2011
Vedic Mathematics Based 32-Bit Multiplier Design for High Speed Low Power Processors's Cover Image
O artykule
Poprzedni artykuł
Następny artykuł
Zacytuj
Pobierz okładkę
Data publikacji: 01 cze 2011
Zakres stron: 268 - 284
Otrzymano: 09 maj 2011
Przyjęty: 25 maj 2011
DOI: https://doi.org/10.21307/ijssis-2017-439
Słowa kluczowe
© 2011 P. Saha et al., published by Sciendo
This work is licensed under the Creative Commons Attribution-NonCommercial-NoDerivatives 4.0 International License.
Język:
Angielski
Częstotliwość wydawania:
1 razy w roku
Dziedziny czasopisma:
Inżynieria, Wstępy i przeglądy, Inżynieria, inne
Kanał RSS czasopisma