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International Journal on Smart Sensing and Intelligent Systems
Volumen 4 (2011): Edición 2 (Enero 2011)
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Vedic Mathematics Based 32-Bit Multiplier Design for High Speed Low Power Processors
P. Saha
P. Saha
Bengal Engineering and Science University
Shibpur, India
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A. Banerjee
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P. Bhattacharyya
P. Bhattacharyya
Bengal Engineering and Science University
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01 jun 2011
International Journal on Smart Sensing and Intelligent Systems
Volumen 4 (2011): Edición 2 (Enero 2011)
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Publicado en línea:
01 jun 2011
Páginas:
268 - 284
Recibido:
09 may 2011
Aceptado:
25 may 2011
DOI:
https://doi.org/10.21307/ijssis-2017-439
Palabras clave
Vedic Formulae
,
Multiplication
,
High Speed
,
Low Power
,
Latency
© 2011 P. Saha et al., published by Sciendo
This work is licensed under the Creative Commons Attribution-NonCommercial-NoDerivatives 4.0 International License.
