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Vedic Mathematics Based 32-Bit Multiplier Design for High Speed Low Power Processors

P. Saha

P. Saha

Bengal Engineering and Science UniversityShibpur, India
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Saha, P.
, 
A. Banerjee

A. Banerjee

Dept. of ECE, JIS College of EngineeringKalyani, India
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Banerjee, A.
, 
A. Dandapat

A. Dandapat

Department of ETCE. Jadavpur UniversityIndia
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Dandapat, A.
 e 
P. Bhattacharyya

P. Bhattacharyya

Bengal Engineering and Science UniversityShibpur, India
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Bhattacharyya, P.
  
01 giu 2011
Vedic Mathematics Based 32-Bit Multiplier Design for High Speed Low Power Processors's Cover Image
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Pubblicato online: 01 giu 2011
Pagine: 268 - 284
Ricevuto: 09 mag 2011
Accettato: 25 mag 2011
DOI: https://doi.org/10.21307/ijssis-2017-439
Parole chiave
© 2011 P. Saha et al., published by Sciendo
This work is licensed under the Creative Commons Attribution-NonCommercial-NoDerivatives 4.0 International License.
Lingua:
Inglese
Frequenza di pubblicazione:
1 volte all'anno
Argomenti della rivista:
Ingegneria, Introduzioni e rassegna, Ingegneria, altro
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