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Vedic Mathematics Based 32-Bit Multiplier Design for High Speed Low Power Processors

P. Saha

P. Saha

Bengal Engineering and Science UniversityShibpur, India
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Saha, P.
, 
A. Banerjee

A. Banerjee

Dept. of ECE, JIS College of EngineeringKalyani, India
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Banerjee, A.
, 
A. Dandapat

A. Dandapat

Department of ETCE. Jadavpur UniversityIndia
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Dandapat, A.
 und 
P. Bhattacharyya

P. Bhattacharyya

Bengal Engineering and Science UniversityShibpur, India
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Bhattacharyya, P.
  
01. Juni 2011
Vedic Mathematics Based 32-Bit Multiplier Design for High Speed Low Power Processors's Cover Image
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Zitieren
COVER HERUNTERLADEN
Online veröffentlicht: 01. Juni 2011
Seitenbereich: 268 - 284
Eingereicht: 09. Mai 2011
Akzeptiert: 25. Mai 2011
DOI: https://doi.org/10.21307/ijssis-2017-439
Schlüsselwörter
© 2011 P. Saha et al., published by Sciendo
This work is licensed under the Creative Commons Attribution-NonCommercial-NoDerivatives 4.0 International License.
Saha, P.
Bengal Engineering and Science UniversityShibpur, India
Banerjee, A.
Dept. of ECE, JIS College of EngineeringKalyani, India
Dandapat, A.
Department of ETCE. Jadavpur UniversityIndia
Bhattacharyya, P.
Bengal Engineering and Science UniversityShibpur, India
Sprache:
Englisch
Zeitrahmen der Veröffentlichung:
1 Hefte pro Jahr
Fachgebiete der Zeitschrift:
Technik, Einführungen und Gesamtdarstellungen, Technik, andere
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