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International Journal of Applied Mathematics and Computer Science
Édition 28 (2018): Edition 3 (September 2018)
Accès libre
Hardware Reduction for Lut–Based Mealy FSMs
Alexander Barkalov
Alexander Barkalov
,
Larysa Titarenko
Larysa Titarenko
et
Kamil Mielcarek
Kamil Mielcarek
| 03 oct. 2018
International Journal of Applied Mathematics and Computer Science
Édition 28 (2018): Edition 3 (September 2018)
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Publié en ligne:
03 oct. 2018
Pages:
595 - 607
Reçu:
09 oct. 2017
Accepté:
28 avr. 2018
DOI:
https://doi.org/10.2478/amcs-2018-0046
Mots clés
Mealy FSM
,
synthesis
,
FPGA
,
LUT
,
partition
,
encoding collections of output variables
© 2018 Alexander Barkalov, published by Sciendo
This work is licensed under the Creative Commons Attribution-NonCommercial-NoDerivatives 4.0 License.
Alexander Barkalov
Institute of Metrology, Electronics and Computer Science University of Zielona Góra, ul. prof. Z. Szafrana 2,
Zielona Góra, Poland
Larysa Titarenko
Institute of Metrology, Electronics and Computer Science University of Zielona Góra, ul. prof. Z. Szafrana 2,
Zielona Góra, Poland
Kamil Mielcarek
Institute of Metrology, Electronics and Computer Science University of Zielona Góra, ul. prof. Z. Szafrana 2,
Zielona Góra, Poland